Arquitectura AMD Ryzen 3000

Arquitectura AMD Ryzen 3000

La serie Ryzen 3000, basada en la arquitectura Zen 2, fue un lanzamiento histórico para AMD. Fue la primera CPU de consumo en utilizar un diseño de chiplets, donde el procesador está compuesto por múltiples chips más pequeños en lugar de un único dado monolítico. Este enfoque permitió a AMD escalar el número de núcleos y reducir costos de maneras que Intel no podía igualar en ese momento.

Una CPU Ryzen 3000 consta de dos tipos de chiplets. Los chiplets de cómputo, llamados CCD o Core Complex Dies, contienen los núcleos de la CPU. Cada CCD tiene hasta 8 núcleos y se fabrica en un proceso de 7 nm. El dado de E/S, o IOD, contiene el controlador de memoria, el controlador PCIe y la interfaz Infinity Fabric. El IOD se fabrica en un proceso de 12 nm más grande porque no se beneficia tanto del nodo más pequeño.

Los núcleos en Zen 2 se organizan en grupos de cuatro llamados CCX, o Core Complexes. Cada CCX tiene 4 núcleos que comparten 16 MB de caché L3. Un CCD contiene dos CCX para un total de 8 núcleos y 32 MB de caché L3. Los núcleos se comunican entre sí a través de Infinity Fabric, que conecta los CCX dentro de un CCD y también conecta múltiples CCD al dado de E/S.

Zen 2 trajo una mejora significativa en IPC sobre Zen+, aproximadamente un 15 por ciento. Esto provino de mejoras en el predictor de saltos, cachés más grandes y un motor de ejecución más amplio. La arquitectura también agregó soporte para PCIe Gen 4, que fue una primicia para las plataformas de consumo. Esto permitió SSD y GPU más rápidos, dándole a AMD una ventaja de características sobre Intel.

El diseño de chiplets tenía una desventaja: la latencia. La comunicación entre chiplets a través de Infinity Fabric añade retraso en comparación con un diseño monolítico. Esto significaba que Ryzen 3000 tenía una latencia de núcleo a núcleo más alta que los chips monolíticos de Intel. En los juegos, esto podía causar ligeras penalizaciones de rendimiento, especialmente en juegos más antiguos que no estaban optimizados para la arquitectura de chiplets. Las generaciones posteriores mejorarían esto significativamente.